Synplicity 公司凭借新近发布的Synplify DSP将其综合工具扩大到DSP设计中。当与Mathworks公司的Simulink DSP设计工具配合使用时，该产品生成可综合的RTL代码和一个FPGA测试程序。

Synplicity 公司表示，大约到今年年底，该工具将可与Synplicity的ASIC和结构化ASIC产品一起工作。

DSP算法通常是由不熟悉硬件描述语言(HDL)的专家设计的，Synplicity 市场总监Jeff Garrison 说，一旦算法完成设计，它通常就移交给实现工程师，由他们将这些设计和算法翻译成HDL 。

“我们已经发现DSP专家与实现工程师花费大量时间在确定数据通道以及是用浮点还是定点上(其间有许多重复性工作),”Garrison说,“伴随Synplify DSP，我们还给DSP专家提供工具和信息，以便他们做出更好的选择去进行设计和以后生成用于综合的高质量RTL。”设计人员将可配合使用Synplify DSP 和Mathworks的 Simulink DSP设计工具，Garrison 补充道。

Synplicity的DSP应用部总监Dirk Seynhaeve介绍说，Synplify DSP由Synplify DSP Blockset、DSP功能库、及含有优化和HDL生成引擎的Synplify DSP Toolbox组成。

“我们有一个已加到Simulink中的库，它可使用户获取自己的设计并生成.mdl文件，”Seynhaeve说，“然后这个.mdl文件被Toolbox读取，用于进行优化和RTL生成。”

这个工具生成一个测试程序和VHDL，使用Synplify Pro FPGA工具能将它们综合到一个FPGA中，Garrison说。与FPGA供应商提供的先映像到门级然后再优化设计的工具不同，在生成RTL之前，Synplify DSP就在抽象级(生成.mdl文件)进行优化。

这就使得设计人员在实现DSP时，采用Synplicity 的工具比用FPGA供应商提供的工具效率提高50%，电路板尺寸缩小30%，Garrison介绍。

Synplify DSP工具箱有自动多通道功能，能使用户针对特定设计确定最佳通道数，Garrison说，“芯片设计者通常最关心时钟频率，而DSP设计人员则最关注吞吐量，”他说道，“他们所做的事情之一就是降低时钟频率以产生多个通道，进而实现更大吞吐量。这一特性可使用户能够研究不同的通道宽度。”

DSP 设计人员常想减少设计中的乘法器数目，Garrison说，因为乘法器占用大量硅片区域。这种工具具有“折叠”特性，能减少功能的使用，他解释，“通过折叠，用户能够共享许多昂贵的功能，该工具将自动放入乘法器附近的控制逻辑以便它们能够被复用。”

除了生成RTL代码，Synplify DSP Toolbox还生成一个测试程序，可以用来自Simulink环境的输入在任何HDL仿真器中验证该测试程序。

该工具的Blockset库包括通常在DSP设计中使用的功能块，例如FIR和IIR滤波器、转换器、算术功能、Cordic、信号操作、存储器和控制逻辑。

Seynhaeve介绍，这些模块紧密集成在MathWorks环境中，允许算法设计者继续使用熟悉的Simulink功能，例如离散时间模拟、多速管理、定点量化及作用域调试。

这个库是独立于供应商的，Garrison 接着说，因此它允许用户在任何FPGA供应商提供的产品中实现DSP设计。

可能到年底，Synplicity的ASIC和结构化ASIC产品就会具有DSP设计功能，Garrison补充道，这个工具目前的版本生成VHDL，随后的版本将生成Verilog。

Synplify DSP软件一年的授权使用费起价是两万九千美元。现已提供该软件的正式版。